A.FIQA DZULFIQAR
22108346
VHDL (Very highspeed integrated circuit Hardware Description Language)
SEJARAH VHDL :
VHDL adalah singkatan yang dipersingkat karena aslinya adalah VHSIC HDL. Program VHIC (Very Highspeed Integrated Circuit) dikembangkan akhir tahun 1970-an sampai awal 1980-an, berdasarkan sumber dari Universitas Waterloo :
- Rupanya pada waktu itu program VHSIC dikembangkan oleh Departemen Pertahanan Amerika
- Alat yang sudah ada (pada waktu itu tahun 1980, yaitu Ada programming language) sudah tidak sanggup untuk membuat desain hardware yang lebih kompleks sehingga akhirnya dibuatlah penggantinya dengan nama VHDL.
Inilah evolusi berdasarkan sumber dari Universitas Waterloo :
- 1981, VHDL diusulkan sebagai bahasa deskripsi hardware
- 1986, VHDL diusulkan sebagai standar IEEE
- 1987, Standar pertama VHDL (IEEE-1076-1987)
- 1993, Standar VHDL direvisi (IEEE-1076-1993)
- 2002, Standar VHDL sekarang (IEEE-1076-2002), dan
- Sekarang digunakan dengan luas oleh kalangan industri dan akademi, dengan penambahan IEEE-1164-1993 untuk mengenalkan nilai sistem logika
IEEE adalah singkatan dari Institut of Electrical and Electronics Engeneers, Institut inilah yang melakukan standarisasi VHDL.
Salah satu contoh program vhdl dari sebuah D flip-flop edge triggered positif dengan asynchronous Reset adalah sebagai berikut:
library ieee;
use ieee.std_logic_1164.all;
entity DFF_RST is
port (CLK, RESET, D : in std_logic;
Q : out std_logic);
end DFF_RST;
architecture BEHAV_DFF of DFF_RST is
begin
DFF_PROCESS: process (CLK, RESET)
begin
if (RESET = ‘1’) then
Q <= ‘0’;
elsif (CLK’event and CLK = ‘1’) then
Q <= D;
end if;
end process;
end BEHAV_DFF;
library ieee;
use ieee.std_logic_1164.all;
entity DFF_RST is
port (CLK, RESET, D : in std_logic;
Q : out std_logic);
end DFF_RST;
architecture BEHAV_DFF of DFF_RST is
begin
DFF_PROCESS: process (CLK, RESET)
begin
if (RESET = ‘1’) then
Q <= ‘0’;
elsif (CLK’event and CLK = ‘1’) then
Q <= D;
end if;
end process;
end BEHAV_DFF;